Verilog中和有什麼區別

2021-03-04 00:00:15 字數 615 閱讀 3474

1樓:匿名使用者

"=>"是沒有的。

只有「<=」,表示非阻塞,給沿觸發的暫存器賦值;

"="是阻塞賦值,給電平觸發的訊號賦值。

2樓:匿名使用者

=>確實是沒有的

抄。我想你說的應該是"<= " 它的意思是非阻塞賦值,它跟"="的作用同樣都是賦值,但=是阻塞賦值。

所謂阻塞賦值"="和非阻塞賦值"<="的的區別在於"="是直接賦值。常見於組合邏輯

當c=b;

b=a;

這種情況下,在一個時鐘週期裡,b和c可以同時等於a;

而<=是非阻塞賦值。常見於時序邏輯,也就是與clk有關的always塊裡

當c<=b;

b<=a;

此時c得到a的值需要兩個時鐘週期來完成,

也就是第一個時鐘週期a的值賦給b,第二個週期b賦給c

3樓:

阻塞式(blocking)的操作符為 「 = 」

非阻塞式(non-blocking)的操作符為 「 <= 」

4樓:匿名使用者

<=阻塞與非阻塞賦值的區別,很多資料上介紹的比較清楚,你可以搜搜看看

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