1樓：匿名使用者
對於輸入端接電阻的情況，可參見我對同樣問題的解答
根據ttl電路的內部結構，其輸入端懸空相當於輸入高電平（注意：這樣的是高電平是不可靠的！）。
2樓：小溪
y1 0
y2 1
y3 高阻
y4 0
y5 0
y6 1
y7 0
y8 0
試寫出下列圖中各閘電路的輸出分別是什麼狀態?(其中(a)(b)為ttl閘電路,而(c)為cmos閘電路)
3樓：匿名使用者
邏輯積體電路的輸入端接下拉電阻，是為了使該端處於低電平。
根據ttl邏輯積體電路的內部結構，由於輸入端有一定的、向外留出的輸入電流，該電流會在下拉電阻上產生壓降，使得該輸入端的電壓＞0v，若下拉電阻阻值較大將使輸入端電壓超過低電平的最高電壓限值，這樣輸入端電平處於過渡區甚至高電平區，導致電平錯誤。而上拉電阻可以取較大阻值。對於基本型ttl邏輯積體電路74xx，下拉電阻的限值約為≤1.
3kω。
(a)圖中下拉電阻10kω，大大超過限值，該輸入端為高電平，則y1=(vil+1)'=0；
(b)圖中下拉電阻51ω，小於限值，該輸入端為低電平，則y2=1異或0=1；
(c)對於cmos邏輯電路，因其輸入電阻極大，上、下拉電阻的限值為≤1mω。圖中下拉電阻10kω，遠小於限值，該輸入端為低電平，則y3=(vih·0)'=1；
注意：基本型ttl邏輯積體電路74xx早已被多種改進型替代，輸入端下拉電阻的阻值上限有不小的提高，即便是目前應用已經較少的低功耗肖特基ttl邏輯積體電路74lsxx，下拉電阻的限值約為≤20kω。所以，這是一個比較古老、落伍的知識點考核。
下圖為ttl電路，輸出y為什麼( )
4樓：yy分子
y輸出恆為1
這是一個三輸入與非閘電路，可以拆解成與門和非閘電路分析先看輸入端的與門
y1=a·b·c
∵c恆為0
∴y1恆為0
所以y1恆為1
數位電路題 ：請判斷下列各閘電路的輸出狀態
5樓：陳秀榮隨雨
ttl閘電路的輸入端懸空時相當於
高電平輸入輸入端接有電阻時其電阻阻值大於1.4k時該端也相當於高電平電阻值小於0.8k時該端才是低電平。
而cmos邏輯閘電路輸入端不管是接大電阻還是接小電阻該端都相當於低電平即地電位。按照這個原則判斷很清晰了
6樓：
74系列ttl電路，左上第一圖，因輸入低電平經過10k電阻，3腳輸入因電流輸出原因為高電平，或非門輸出y1為低電平 右上第二圖，同理3腳輸入高電平，或非門輸出y2低電平
左中第三圖3腳與非門輸出有低出高為高電平，5腳輸出全高出低為低電平，經過或非門有高出低輸出y3為低電平
74hc系列***s路 右中第四圖6腳接cmos輸入以10k電阻接地，據cmos電路特性，輸入電流零。可認為接地，或非門輸出y4為高電平
最後一電路6腳低電平，y5輸出高電平
7樓：匿名使用者
按照從上到下 從左到右的原則 解答一些 答案僅供參考74系列的與非門y1輸出高電平，y2輸出高電平，y3輸出高電平，y4輸出高電平，y5輸出高電平，高電平（2。4伏 以上）和低電平（0。8伏以下）。
如圖，請教這兩種閘電路輸出狀態怎麼判斷，謝謝
8樓：
左圖為三輸入與非門，由於是ttl電路故輸入端
懸空即為邏輯1，其餘兩輸入端亦為邏輯1，按照與非門的邏輯規則y1輸出應為邏輯0，右圖為兩輸入或門，圖中一輸入端串入10k電阻，由於阻值較大可能其上壓降將導致或門輸入抬升為邏輯1，按或門邏輯規則故輸出y2亦為邏輯1。
9樓：小溪
y1由於其三個輸入均為高電平，所以輸出y1=(abc)`=(111)`=(1)`=0，
y2由於其兩個輸入均為低電平，所以輸出y2=ab=00=0
簡單的邏輯閘電路 判斷各閘電路輸出是什麼狀態（高電平，低電平還是高阻態）。已知這些都是74型ttl電路
10樓：小北寧鬱
y7低電平（ucc高電平，u1l低電平，異或後得高電平，再取非後為低電平）
y8低電平（vcc高電平&u1l低電平=低電平，懸空高電平&懸空高電平=高電平，再或非得低電平）
如圖，請教cmos電路的輸出端狀態，謝謝
11樓：
在數位電路當中，不管是ttl電路，還是cmos電路，或者其他型別的電路，其輸出電平狀態一般有高電平、低電平和高阻態等三種狀態，沒有聽說過低阻態這一概念。
1、閘電路符號是與非門。
一端輸入為高電平，另一端接地，則為低電平:
1與0相與為0，再取反則為1
結果y1就是高電平
2、閘電路符號為或非門。
一端輸入為低電平，另一端接地，則為低電平:
0與0相或就是0，再取反就是1。
結果y2就是高電平。
3、漏集開路與非門，其輸出要加上上拉電阻，而且兩個與非門的輸出接在一起，就是「線與」的關係。
由於第一個與非門沒有訊號輸入，則輸出狀態為高阻態。
第二個與非門，其輸入狀態為低電平:
0與0與為0，再取反為1，
最後，兩個輸出狀態沒法進行「線與」，則為高電平。
結果y3就是高電平。
急求啊！！！哪位大俠有福大數位電子技術基礎（數邏）歷屆的期末考試卷啊？
12樓：夐遠逍遙
計算機係數位電子技術基礎期末試卷a卷
班級 學號 姓名
一、填空題（14`）
1、（67.8125）d=（ ）b=（ ）o=（ ）h
2、為使f=a ，則b應為何值（高電平或低電平）？
3、指出圖中各ttl閘電路的輸出是什麼狀態（高電平、低電平、高阻）？
4、指出圖中各cmos閘電路的輸出是什麼狀態？
二、用公式法將下列函式化為最簡與或表示式。（8`）
1、 y=ab+c+ac+b
2、 y= ac+bc+bd+cd+a（b+c）+abcd+abde
三、用卡諾圖化簡法將函式化為最簡與或表示式。（8`）
3、 y=bd+abcd+abc d+abc d+abcd
4、 y（a，b，c，d）=∑(m3,m5,m6,m7,m10)
給定約束條件為m0+m1+m2+m4+m8=0
四、 分析如圖所示組合邏輯電路的功能（表示式、真值表及功能說明）（8`）
五、 試用雙四選一資料選擇器74ls153和必要的閘電路實現兩個
2位二進位制數a=a1a0，b=b1b0的比較電路。要求當a>b時，y1=1；當a 六、 主從結構rs觸發器及主從結構jk觸發器各輸入端的電壓波形如圖所示，試分別畫出rs觸發器和jk觸發器的輸出端q及q的波形。（12`） 七、 分析下圖所示時序電路的邏輯功能，寫出電路的驅動方程、狀態方程和輸出方程，畫出電路的狀態轉換圖，並說明該電路能否自啟動。（14`） 八、 使用74ls194四位雙向移位暫存器接成如圖所示電路，由cp端加入連續時鐘脈衝，試寫出其狀態轉換圖，並驗證該電路能否自啟動。（6`） cr cp s1 s0 功 能 0 x x x 非同步清零 1 ↑ 0 0 保 持 1 ↑ 0 1 右 移 1 ↑ 1 0 左 移 1 ↑ 1 1 並行輸入 九、畫出用兩片同步十進位制計數器74ls160接成36進位制計數器的接線圖，可以附加必要的閘電路。74ls160的功能表如圖所示。（6`） 74ls160的功能表： rdld cp ep et 工作狀態 0 x x x x 清 零 1 0 ↑ x x 預置數 1 1 x 0 1 保持 1 1 x x 0 保持（但c=0） 1 1 ↑ 1 1 計數 十、 圖為用555定時器構成的多諧振盪器，其中555定時器的功能表如下所示，試畫出vc、vo的波形。設初始時刻vc=0。（4`） 555功能表 輸 入 輸 出 rd vi1 vi2 vo td 0 x x 低 導通 1 ＞2vcc/3 ＞vcc/3 低 導通 1 ＜2vcc/3 ＞vcc/3 不變 不變 1 ＜2vcc/3 ＜vcc/3 高 截止 1 ＞2vcc/3 ＜vcc/3 高 截止 十一、如圖所示的施密特觸發器電路中，已知r1=10kω，r2=30kω。g1和g2為cmos反相器，vdd=15v。 ⑴試計算電路的正向閾值電壓vt+、負向閾值電壓vt-和回差電壓δvt。⑵若將圖給出的電壓訊號加到圖電路的輸入端，試畫出電壓的波形。（8`） 答案電子技術期末考試試題a卷參*** 2006－2007學年第一學期（機械專業） 一. 單項選擇題（本大題共20小題，每小題2分，總計40分）。 1、 (b) 2、 (b) 3、 (a) 4、 (b) 5、 (a) 6、 (a) 7、 (d) 8、 (a) 9、 (a) 10、 (b) 11、(c) 12、(c) 13、(c) 14、(c) 15、(b) 16、(c) 17、(c) 18、(b) 19、(a) 20、(a) 二. 非客觀題（本大題10分）。 三．非客觀題: （本大題 12 分 ） (a) 電壓串聯負反饋；提高輸入電阻、降低輸出電阻、穩定輸出電壓。 (b) 電流並聯負反饋；降低輸入電阻、提高輸出電阻、穩定輸出電流。 四.非客觀題（本大題6分）。 五.非客觀題（本大題8分）。 a b c f 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 0 六．非客觀題 （本大題 8 分 ） 將該邏輯式用最小項表示 將輸入變數a、b、c分別對應接到資料選擇器的選擇端a2、a1、a0。由功能表可知，將資料輸入端d3、d5、d6、d7接「1」其餘輸入端接「0」，即可實現輸出y。 七.非客觀題（本大題8分）。 8進位制計數器 11×4=44進位制計數器 八.非客觀題（本大題8分）。 cmos和ttl整合閘電路多餘輸抄入端的襲處理應該以不影響電路正常工作為原則。ttl整合閘電路大都應該接高電平 極少數接地,如與或非門 cmos整合閘電路,與門 與非門應該接高電平 或門和或非門應該接地電平。滿意請採納。ttl與非閘電路多餘輸入端的處理方法 對於ttl 與非門,只要電路輸入端有低電平... ttl邏輯閘輸入端通過小電阻入地,相當於接低電平 通過大電阻入地,相當於回 接高電平 如果接在vcc上,無論是直接相連 通過小電阻 通過大電阻,都是輸入的高電平 大電阻指的是大於 開門電阻 小電阻指的是小於 關門電阻 oc門的輸出相 線與 兩個oc門的輸出只要有一個為0,則輸出就是0,否則為1.解釋... 內部電路會有所區別,這個不是我們關心的,應該是懸空狀態的預設輸入是什麼的意思,圓圈在方塊之前的,輸入懸空時上電後就輸出高電平,另一種則反。分別畫出與,或,非三種基本邏輯閘電路符號 與,或,非三種基本邏輯閘電路符號是 1 邏輯非 邏輯與 邏輯或 是三種邏輯運算子。2 邏輯與 相當於生活中說的 並且 就...CMOS和TTL整合閘電路多餘輸入端怎麼處理
邏輯閘電路輸入端接電阻問題,為什麼TTl閘電路的輸入端懸空時相當於邏輯
邏輯閘電路非門符號問題,邏輯閘電路的符號及邏輯功能